17年抗干擾數電筆試回憶。

卜皮 · 發表于 2017-3-19 21:39

17抗干擾數電

卜皮 · 發表于 2017-3-19 22:51

學弟學妹好，我是17年報考抗干擾的同學。我考研以來從論壇中獲取了很多寶貴信息，非常感謝論壇。想要接力那些好心學長學姐。現將抗干擾復試筆試的一些情況與大家分享。
抗干擾數電與通信學院數電兩者考察重點不一樣，比如通信學院數電近幾年經常考序列發生器，序列檢測器，堆棧，而抗干擾好像重點不在于此，在于CMOS門電路，組合分析設計  同步時序分析設計  異步時序分析 555.可今年抗干擾也考了ROM，不過也不難。從前幾年抗干擾學長的筆試回憶版推斷出，好像題型，方法跟閻石老師那本課后題類似。待會上傳幾年的回憶版，大家也能看出。
知博書店的資料好像跟通院的題型比較相像。我看了感覺和抗干擾回憶版差別很大。如果大家時間充足都可以看看，其實我把知博資料各個題型也都看了。序列檢測序列發生的幾種方法堆棧不過今年考試也沒考。倒是還是覺得復試數電題和閻石老師那本課后題比較像。我是仔細看了閻石老師課本并仔細做了課后題。
不說了我還是盡量回憶吧。
一填空題
1轉換為和之積積之和表達式
2半導體存儲器由哪三部分構成。
3化成最簡與或
4門電路畫在旁邊，給你輸入，輸出寫0還是1
其他的不太記得了。很抱歉，只是覺得填空還是比較基礎，把大綱規定的知識點都過一遍，多做一些對應的題，應該填空可以少扣分或不扣分。
二畫圖題
1某表達式化成最簡與非式并用oc門畫電路。
2給你兩個電路圖。上面一個是包含三態門下面一個是包含傳輸門  這兩個題都給你兩個輸入端A B的時序圖，讓你畫輸出的時序圖。
三大題
1設計一個四舍五入電路，利用基本門電路。四輸入端構成BCD碼。
2畫圖  異步時序電路，電路圖具有異步清零端題中是兩個異步的D觸發器構成異步時序電路。題中給出了兩個異步時鐘信號。讓我們畫輸出端的時序圖。
3 利用161計數器讓我們實現規定的進制計數，不知是7進制還是幾進制。我利用了異步置數法。
4一個161計數器好像和一個4輸入和4輸出的ROM相連。計數器的輸出端接到ROM的輸入端。我們根據ROM的地址和數據的對應表，根據這個表由不斷加一的地址端我們畫出四個數據輸出端的時序圖。結果這四個輸出端的波形類似于不同的分頻信號。題目問這幾個輸出端分別是幾分頻。
5還有一道大題我不會做類似于利用已有芯片產生二分頻信號。抱歉。
我覺得抗干擾復試數電還是把閻石老師的書本和課后題吃透，對照大綱。有時間多看看智博資料也是好的，若是最后復試時間緊。好好看閻石課本做課后題，因為抓住大頭。通院數電那本智博資料很有參考價值。
我把通院和抗干擾最近幾年學長的回憶版放到下面。
你們一看就知道兩者重點不一樣。
希望明年對你們有用，哈哈。

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