IC攻城獅求職寶典 02 2018年IC設(shè)計(jì)企業(yè) 筆試題 02 匯頂

IC集成電路

1.        下面關(guān)于PLL電路表述正確的是：
A.        PLL屬于模擬電路，無(wú)法用全數(shù)字電路實(shí)現(xiàn)
B.        PLL相對(duì)于參考時(shí)鐘，可以輸出分頻、倍頻、分?jǐn)?shù)頻的時(shí)鐘
C.        PLL輸入的參考時(shí)鐘jitter，在PLL輸出是會(huì)變大，也有可能變小
D.        PLL的jitter值等于同步數(shù)字電路中clock uncertainty的設(shè)定值
解析：jitter在線路傳輸過(guò)程中也會(huì)被改變。

BC

IC集成電路

4.        以下關(guān)于驗(yàn)證的描述，正確的是
A．        驗(yàn)證平臺(tái)使用checker檢測(cè)DUT的行為，只有知道DUT的輸入輸出信號(hào)變化之后，才能根據(jù)這些信號(hào)變化來(lái)判定DUT的行為是否正確
B．        SystemVerilog區(qū)別于verilog的一個(gè)重要特征是其具有面向?qū)ο笳Z(yǔ)言的特性：封裝、繼承和多態(tài)
C．        UVM是synopsys、cadence、mentor等EDA廠商聯(lián)合發(fā)布的驗(yàn)證平臺(tái)
D．        Verilog，SystemVerilog, SystemC, UVM 都是驗(yàn)證常用的硬件語(yǔ)言
解析：（1）checker是根據(jù)當(dāng)前的輸入值去判斷輸出值的正確性。（2）UVM由mentor發(fā)布。（3）UVM不是語(yǔ)言，而是一套驗(yàn)證系統(tǒng)。