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考研論壇

標題: 華為verilog典型電路設計 [打印本頁]

作者: flower-fancy 時間: 2009-3-12 15:23
標題: 華為verilog典型電路設計
現在高校開設的EDA課程多以VHDL為硬件設計語言，但外面的很多公司現在很多用的都是veilog，這是華為的verilog資料，感興趣的同學可以下載！

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作者: 夢想家苑 時間: 2009-3-17 11:59
學習學習

作者: rio9 時間: 2009-4-11 17:18
kankan

作者: 深海之凌 時間: 2009-4-23 09:58
看看。。。

作者: xdzb2008 時間: 2009-6-5 22:38
下了，

作者: jxl66049 時間: 2009-6-28 11:29
h好東西

作者: jewellee669 時間: 2009-6-28 17:08
謝謝樓主，應當挺有用的

作者: Gemini雙子座 時間: 2009-6-28 21:47
收藏了。謝謝LZ

作者: 649963564 時間: 2009-7-2 21:51
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作者: shengxia_fang 時間: 2009-7-5 11:02
對，建議學verilog

作者: 無心望月 時間: 2009-7-16 15:55
謝謝啦~~~不錯。。。

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